| [ guest ] in KIDS 글 쓴 이(By): guest (guest) **bydad Guest Auth Key: f1c275ec29a51a521e0c99ad0aa80a5f 날 짜 (Date): 2009년 10월 14일 (수) 오후 12시 58분 26초 제 목(Title): [anony] CMOS VLSI Transistor를 gate에 threshold이상 전압을 가하면 source와 drain사이에 전류가 흐르게된다 (= 스위치가 연결된다)라는 정도로 이해하신다고 가정하고 설을 풀면.. 1) CPU frequency VS Vdd 회로구조가 바뀌지 않은 상태에서 frequency를 높이려면 파이프라인들간의 전류가 강하고 빠르게 흘러야겠지요. 전류가 늦게 흐르거나 가다가 죽으면 시그널이 다음 파이프까지 도착하기전에 clock이 바뀔테니까요. 그러니까 강한 Vdd는 강하고 빠른 전류가 흐르게 만들어 스위치가 빨리 켜지고 꺼져서 파이프라인간에 도착을 빠르게 만듭니다. 이밖에 트랜지스터를 크게 만드는 것도 시그널을 증폭시키는 비슷한 효과를 냅니다. 근데 Vdd를 높이면 dynamic power가 제곱으로 올라갑니다. 그게 단점이 되는거죠. 이어서.. 2) dynamic & leakage power, threshold voltage dynamic power는 switching power라고도 합니다. 트랜지스터를 켜고 끌때, 즉 switching을 일으킬때마다 드라이빙되는 파워이며 당연히 Vdd에 직접적으로 (실은 제곱으로) 따라갑니다. 그래서 파워를 줄일때는 제곱으로 영향을 주는 Vdd를 낮추는게 최고입니다. frequency를 낮추면 linear리 줄게 되는데 일을 그만큼 안하니까 당연하거니 Vdd를 낮추는게 좋습니다. 근데 Vdd를 낮추면 전류가 늦어질때고 frequency가 낮아지겠지요? 즉, 성능이 떨어집니다. 그래서 이걸 피하려면 pipeline간의 물리적인 거리를 줄이고 gate들의 크기를 줄여서 전류가 가야할 거리를 줄인다면 작은 전압으로도 frequency를 맞출 수 있겠지요. 그래서 전압을 줄이려면 90nm, 45nm, 28nm등으로 점점 미세한 집접기술을 사용해야하는 것입니다. 45nm가 28nm로 간다면 트랜지스터의 크기는 대충 반 이상으로 줄고 파이프라인간의 거리가 반정도로 줄겠지요? (뭐 이런 저런 이유로 계산처럼 꼭 그렇게 되지는 않습니다만) 근데 Vdd를 낮추고 트랜지스터의 사이즈를 줄이면 필수불가결하게 트랜지스터의 threshold voltage도 그만큼 낮아지고, 또 낮아져야 성능도 나옵니다. 전압이 약하니 스위치도 작은 전압에 쉽게 꺼지고 켜져야할테니까요. 근데 threshold voltage를 낮추면 트랜지스터를 꺼놓아도 여기저기서 전류가 흘러버립니다. 일종의 전압의 바운더리가 약해지는거라서 스위치를 꺼도 흐르는 전류가 생기고 스위치가 아닌 부분에서도 의도하지 않은 전류들이 여기저기서 새어나갑니다. 한마디로 +, -의 차이가 조금만 나면 장벽이 낮다보니 전류가 흘러리는거죠. 이렇게 빠져나가는 파워를 leakage파워라고 합니다. 특히 트랜지스터가 많이 박히고 낮은 전압에서 돌게되면서 공간을 많이 차지하는 cache같은 유닛에서는 leakage파워가 dynamic파워보다 더 크게 빠져나갑니다. 그래서 공정기술이 발전하면서 leakage power의 문제는 점점 심각해지는거구요. 이런 문제는 아키텍쳐기술과 (안쓰는 놈은 끄거나 정당히 느리게 조절한다든지) 서킷, 공정기술을 섞어서 (트랜지스터의 물질 사이에 배리어를 심는등) 해결하고 그러는거죠. 대충 요즘 나오는 일반적인 프로세서에선 dynamic power와 leakage power의 비율이 반반정도 된다고 보시면 됩니다. 예전엔 leakage가 90%가 될거라고 했는데 어떻게든 꽁수를 써서 해결하고 있는 형국입니다. 그리고 아무래도 소비자들은 파워보다는 성능에 연연하고 있다보니 파워는 릴라이어빌리티와 함께 아직까진 고성능을 추구하기위해 희생하는 부분들입니다. 최대한 쉽게 쓰려고는 했는데 도움이 되실런지 모르겠군요. |