| [ CnUnix ] in KIDS 글 쓴 이(By): windy96 (전지현양말) 날 짜 (Date): 2003년 12월 16일 화요일 오후 11시 31분 52초 제 목(Title): Re: [Q] RISC CPU에서... 첨언하자면.. sdram interleaving 등을 고려하여 scheduling을 잘 하면.. fetch와 load/store를 아주 적절히 배치할 수도 있겠습니다만.. 이건 stand-alone processor일 때의 이야기이고.. on-chip에서 mcu 기능을 하는 risc processor라면 별 의미가 없어집니다. 어차피 다른 peri들이 메모리 잔뜩 억세스할테니.. 그쪽에 optimize하는게 낫고 arbitration scheme이 극악으로 복잡해질테니까요. 어쨌건 다시 답을 달자면.. miu나 sdram controller, arbiter 등을 구현하기 나름이며.. split transaction이 되는 bus라면 fetch와 load/store를 각각의 채널이나 각각의 트랜잭션으로 보내서 처리하는 것도 가능하겠네요. 그게 안 된다면 어절 수 없이 fixed prioirity를 써야겠구요. |